FPGA的设计流程就是利用EDA开发软件和编程工具对FPGA芯片进行开发的过程。下面粤嵌嵌入式培训带你了解一下FPGA开发的基本流程。

　　功能定义/器件选型。在FPGA设计项目开始之前，必须有系统功能的定义和模块的划分，另外就是要根据任务要求。一般都采用自顶向下的设计方法，把系统分成若干个基本单元，然后再划分为下一层次的基本单元，一直这样做下去，直到可以直接使用EDA元件库为止。

　　设计输入。常用的方法有硬件描述语言(HDL)和原理图输入方法等。原理图输入方法虽然直观并易于仿真，但效率很低，且不易维护，不利于模块构造和重用。更主要的缺点是可移植性差，当芯片升级后，所有的原理图都需要作一定的改动。

　　功能仿真。仿真前，要先利用波形编辑器和HDL等建立波形文件和测试向量，仿真结果将会生成报告文件和输出信号波形，从中便可以观察各个节点信号的变化。如果发现错误，则返回设计修改逻辑设计。

　　综合优化。就目前的层次来看，综合优化是指将设计输入编译成由与门、或门、非门、RAM、触发器等基本逻辑单元组成的逻辑连接网表，而并非真实的门级电路。真实具体的门级电路需要利用FPGA制造商的布局布线功能，根据综合后生成的标准门级结构网表来产生。

　　综合后仿真。在仿真时，把综合生成的标准延时文件反标注到综合仿真模型中去，可估计门延时带来的影响。目前的综合工具较为成熟，对于一般的设计可以省略这一步，但如果在布局布线后发现电路结构和设计意图不符，则需要回溯到综合后仿真来确认问题所在。

　　实现与布局布线。目前，FPGA的结构非常复杂，特别是在有时序约束条件时，需要利用时序驱动的引擎进行布局布线。布线结束后，软件工具会自动生成报告，提供有关设计中各部分资源的使用情况。由于只有FPGA芯片生产商对芯片结构为了解，所以布局布线必须选择芯片开发商提供的工具。

　　时序仿真。在布局布线后，通过对系统和各个模块进行时序仿真，分析其时序关系，估计系统性能，以及检查和消除竞争冒险是非常有必要的。在功能仿真中介绍的软件工具一般都支持综合后仿真。

　　板级仿真与验证。板级仿真主要应用于高速电路设计中，对高速系统的信号完整性、电磁干扰等特征进行分析，一般都以第三方工具进行仿真和验证。

　　芯片编程与调试。目前，主流的FPGA芯片生产商都提供了内嵌的在线逻辑分析仪来解决上述矛盾，它们只需要占用芯片少量的逻辑资源，具有很高的实用价值。

　　以上是粤嵌嵌入式培训FPGA开发的基本流程。想了解更多的FPGA开发信息，可以来粤嵌咨询！